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作者：李春锋;卢丽珍;余彬;舒毅;范迪;
单位：河南天通电力有限公司;山东科技大学电子信息工程学院;山东产研集成电路产业研究院有限公司;山东芯慧微电子科技有限公司;
摘要：针对当前嵌入式可编程逻辑阵列(eFPGA)中实现神经网络模型时资源利用率低的问题，提出一种新型乘加运算单元设计结构，以提升乘加单元资源利用率，充分发挥eFPGA高空间并行性。乘加运算单元在保留传统eFPGA的数字信号处理单元核心乘加功能基础上，增加了对常用INT8/16/32量化位宽数据的单指令多数据SIMD运算结构支持，并对位宽扩展后的部分积生成器、压缩树分割方法及并行前缀加法器结构进行了优化，以降低核心乘加单元通路延迟。乘加运算单元采用UMC 28 nm工艺实现，仿真与实验结果表明，乘加单元满足功能正确性要求，在神经网络应用测试电路综合结果上的资源利用率提升1.37～3.05倍。
关键词：嵌入式可编程逻辑阵列;;数字运算单元;;乘加器;;Booth算法
基金资助：国家语委“十三五”科研规划项目(YB135-125)
