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作者：陈佳敏;李翔宇;殷树娟;
单位：北京信息科技大学理学院;清华大学集成电路学院;
摘要：芯粒间（D2D）互连技术是决定芯粒系统性能的关键。芯粒互连要尽可能满足低延迟、高带宽、低功耗以及高可靠性的要求。然而，现有标准对主流片上总线的支持不够，需要兼容AXI等总线的D2D适配方案。为了响应上述需求，设计一种支持AXI总线的D2D适配器。在一种分层的芯粒互连接口传输协议架构基础上，完成协议层和数据链路层的硬件设计。在协议层硬件实现中，为了尽量隐藏打包延时，提出一种活跃业务通道数据合并（拼接）策略；在数据链路层，针对芯粒间互连低延迟、面积小的需求和误码率低的特点，采用基于n-回退的自动重发请求（ARQ）重传机制。运用硬件描述语言System Verilog完成了适配器的寄存器传输级设计，并基于TSMC 28 nm工艺库进行综合。实验结果表明，系统的延迟为11.02 ns，功耗为15.58 mW，相比于UCIe接口控制器，延迟降低了16%，功耗降低了22.5%，能够满足更低延迟和功耗的片上总线适配要求。
关键词：芯粒互连;;AXI总线;;适配器;;协议层;;数据链路层;;低延迟;;n-回退的自动重发请求(ARQ)重传机制
基金资助：国家自然科学基金青年项目：基于模态局部化的高分辨力微型电场传感器研究（62101054）
